오늘은 맑음

오늘은 Clock Skew에 대해서 알아보겠습니다. Clock Skew는 칩 내부의 물리적인 특성에 의해서 발생할 수 있습니다. 일반적으로 RTL Simulation에서는 어떠한 배선의 길이, 온도, 공정의 조건을 주지 않고 ideal(이상적인)한 상태라고 가정합니다. 따라서 Simulation에서는 Skew와 같은 non-ideal(비이상적인)한 현상을 확인할 수 없고, backend과정에서 확인할 수 있습니다. 클록 스큐를 표현한 그림은 아래와 같습니다. 클록을 생성하는 모듈에서 주기 T의 클록을 생성했습니다. 생성 된 동일한 클록을 A와 B모듈에서 받는다고 했을 때 아래와 같은 현상이 발생할 수 있습니다. A와 B에서 동일한 클록을 받지만, B에서는 delay가 발생해서 A와 같은 타이밍에 받지 못..