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오늘은 맑음

System Verilog study (2). system environment

TOP 하위 module/program/interface를 담고있는 전체 구조를 의미 Program testbench를 구성하는 블럭 testbench가 시작되는 entry point(c언어의 main함수와 동일) 하나의 initial만이 선언된다 module에서는 initial과 always가 선언되지만 program에서는 initlal 하나만이 선언된다. 기존의 verilog hdl로 짜여진 testbench는 여러개의 initial문이 선언될 수 있었다. Program의 하위 block Configure : 초기 Setup하는 블럭 Generator : testbench에서 사용되는 값을 생성하는 블럭 Driver : Generator에서 생성된 값을 DUT로 전달하는 블럭 Self Check : ..
Language/System Verilog 2021. 6. 12. 18:07
System Verilog study (1). system verilog란

제 경험상 소프트웨어나 하드웨어에서 공통적으로 일을 하는 과정은 크게 아래와 같습니다. 1. Architecturing 코딩을 시작하기 전에 전체적인 구조를 구상합니다. 첫 단추가 잘 끼워져야 다음 단추가 잘 끼워지듯이 전체적인 구조를 구상하는 과정은 매우 중요하고 많은 시간을 투자해야 합니다. 문제가 생길 수 있는 많은 경우의 수를 확인하고 판단해야 합니다. 만약 1번 과정을 대충 하게 된다면 다음 과정을 진행하면서 문제가 발생할 때 마다 대처하게 되며 이 과정에서 많은 부작용이 발생할 수 있습니다.(기존의 동작에 영향을 끼치거나 다음 문제가 발생했을 때 대처하지 못하는 상황이 발생할 수 있습니다) 2. Coding 1번에서 구조를 정하게 되면 이를 실행하는 과정입니다. 3. Verification 2..
Language/System Verilog 2021. 5. 16. 23:31
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