modelsim 사용하기/modelsim simulation

Modelsim

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verilog로 코딩을 한 뒤 simulation을 보기 위해서는 여러가지 tool을 사용할 수 있습니다.

xilinx의 vivado 또는 modelsim,이나 altera의 Quartus를 사용할 수 있겠는데 오늘은 modelsim에 대해 알아보겠습니다.

 

modelsim은 홈페이지에 들어가셔서 학생인증을 하시면 학생용 버전을 받으실 수 있습니다.

1. modelsim 프로젝트를 생성해줍니다.

2. 저는 project의 이름을 adder라고 만들겠습니다.

3. 내부에서 사용할 file을 생성해줍니다.

create New file을 클릭하신 후 verilog파일을 생성하시면 작성 가능한 verilog file이 생성됩니다.

Adding Existing File을 선택하시면 다른 프로젝트에 존재하는 verilog file을 불러와 simulation을 진행할 수 있습니다. 

4. 파일들을 compile해 줍니다.

우측 상단의 도구중 첫 번째 도구를 클릭하시면 compile이 진행되며 완료된 파일은 초록색 체크표시로 바뀌게 됩니다.

4.1 add.v의 code

 

5. simulation을 진행합니다.

우측 도구모음 중 네번째 도구를 클릭하시면 시뮬레이션을 진행할 수 있습니다.

5.1 simulation target 선택

simulation 하고자 하는 testbench file을 선택합니다.

6. simulation

처음에는 우측의 simulation창에 아무것도 존재하지 않습니다.

먼저 좌측의 빨간 네모 안에 있는 testbench파일을 드래그해 simulation창에 추가시켜주면 signal들이 추가됩니다.

중앙 상단의 빨간 네모 안의 값은 simulation을 진행하고자 하는 시간입니다.

필요한 시간만큼 정해주신 다음에 아래의 Transcript창에 run이라고 입력을 해주시면 정해준 시간만큼 진행이 됩니다.