System Verilog study (2). system environment

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• 하위 module/program/interface를 담고있는 전체 구조를 의미

Program

• testbench를 구성하는 블럭
• testbench가 시작되는 entry point(c언어의 main함수와 동일)
• 하나의 initial만이 선언된다
  • module에서는 initial과 always가 선언되지만 program에서는 initlal 하나만이 선언된다.
    • 기존의 verilog hdl로 짜여진 testbench는 여러개의 initial문이 선언될 수 있었다.

 Program의 하위 block

1. Configure : 초기 Setup하는 블럭
2. Generator : testbench에서 사용되는 값을 생성하는 블럭
3. Driver : Generator에서 생성된 값을 DUT로 전달하는 블럭
4. Self Check : 테스트 결과의 pass/fail을 판단
5. Converage : funtional coverage를 체크

Interface

• Program과 module을 연결하는 블럭
• module과 program의 in/out port를 wiring하는 역할
• wire의 덩어리
  • directional information/timing등이 들어갈 수 있으며, assertion, initial, block등이 들어갈 수 있음
• 기존의 verilog hdl로 구성된 interface보다 간결하고 포트의 추가가 쉽다고 함
• 재사용이 쉽다

Module

• verilog hdl로 구성된 DUT

 

Reference

https://www.youtube.com/watch?v=2j19Gf0ss8Y&t=64s