반응형
Notice
Recent Posts
Recent Comments
Link
일 | 월 | 화 | 수 | 목 | 금 | 토 |
---|---|---|---|---|---|---|
1 | 2 | |||||
3 | 4 | 5 | 6 | 7 | 8 | 9 |
10 | 11 | 12 | 13 | 14 | 15 | 16 |
17 | 18 | 19 | 20 | 21 | 22 | 23 |
24 | 25 | 26 | 27 | 28 | 29 | 30 |
Tags
- 남산업힐
- 데이터 해저드
- gcc 컴파일
- AMBA
- Design DNN Accelerator
- Pyverilog 튜토리얼
- linux makefile 작성
- CLOCK GATING
- 딥러닝 가속기
- pygraphviz 설치 오류
- pytest-pythonpath 설치 오류
- systolic array
- makefile
- 컨벌루션 연산
- Pyverilog 설치
- 이진수 곱셈 알고리즘
- 대구 반도체 설계기업 특화
- pyverilog 설치 오류
- CDC
- 클럭 게이팅
- Pyverilog 실행
- Pyvrilog tutorial
- DNN 가속기
- Data HAzard
- CUDA
- DNN Accelerator
- linux c 컴파일
- Makefile compile
- gpgpu-sim
- linux c++ 컴파일
Archives
- Today
- Total
목록System verilog란 (1)
오늘은 맑음
System Verilog study (1). system verilog란
제 경험상 소프트웨어나 하드웨어에서 공통적으로 일을 하는 과정은 크게 아래와 같습니다. 1. Architecturing 코딩을 시작하기 전에 전체적인 구조를 구상합니다. 첫 단추가 잘 끼워져야 다음 단추가 잘 끼워지듯이 전체적인 구조를 구상하는 과정은 매우 중요하고 많은 시간을 투자해야 합니다. 문제가 생길 수 있는 많은 경우의 수를 확인하고 판단해야 합니다. 만약 1번 과정을 대충 하게 된다면 다음 과정을 진행하면서 문제가 발생할 때 마다 대처하게 되며 이 과정에서 많은 부작용이 발생할 수 있습니다.(기존의 동작에 영향을 끼치거나 다음 문제가 발생했을 때 대처하지 못하는 상황이 발생할 수 있습니다) 2. Coding 1번에서 구조를 정하게 되면 이를 실행하는 과정입니다. 3. Verification 2..
Language/System Verilog
2021. 5. 16. 23:31