목록verilog 산술 부정 비트 부정 (1)

오늘은 맑음

verilog 문법(2) ! 와 ~(산술 부정과 비트단위 부정)

rtl 설계시 !와 ~를 자주 사용합니다. 코드를 예시로 들면 아래와 같습니다. wire [3:0] a;reg [3:0] r_out; always @(posedge CLK, negedge nRST) begin if(!nRST) begin r_out
Digital logic 2021. 4. 18. 17:03
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