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목록verilog 중복연산자 (1)
오늘은 맑음
verilog 문법(1) 결합연산자, 중복연산자
1. signal 묶기, 결합연산자함께 출력으로 나가는 데이터 또는 함께 입력으로 들어갈 때 사용합니다.사용법은 묶고자 하는 시그널들을 중괄호{} 안에 넣어 사용합니다. 예를 들면wire a, b; a와 b라는 신호가 있다면 assign out = {a, b}; 다음과 같이 묶습니다.이렇게 되면 msb는 a가 되고 lsb는 b가 됩니다. 2. 중복 연산자역시 중괄호 {}를 사용합니다. assign [3:0] out; 다음과 같이 4bit의 out이 선언되어 있을 때 out을 1bit로 채우는 방법은 다음과 같습니다. 1. assign out = 4'b1111;2. assign out = {4{1'b1}}; 지금은 4bit만을 사용했지만 만약 128-bit? 256-bit? 이렇게 큰 데이터를 사용하는 경..
Digital logic
2020. 7. 9. 16:37