오늘은 맑음

무료로 사용할 수 있는 verilog hdl/vhdl 합성/시뮬레이션 툴에 관해 공유합니다. 리눅스에서는 많은 무료 tool들을 제공하지만, 사용하기 편리한 합성/시뮬레이션 툴을 위주로 적어보겠습니다. 1. ModelSim SE(Modelsim Student Edition) 합성이 아닌 디자인과 테스트벤치를 이용해서 시뮬레이션을 할 수 있는 Mentor Graphics의 툴입니다. Student Edition은 학생 계정으로 접속하면 무료로 다운로드해서 사용할 수 있었는데, 현재 막혀있는 것 같습니다... 작년에 학생일 때는 사용했었는데 아쉽네요. https://eda.sw.siemens.com/en-US/modelsim-student-edition-unavailable ModelSim Student E..