목록verilog module 팁 (1)

오늘은 맑음

verilog 모듈 설계시 팁(2)

1. output reg로 선언 output reg a; always @(posedge CLK, negedge nRST) begin if(!nRST) a
Digital logic 2020. 5. 4. 14:58
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