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목록verilog part select (1)
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verilog 문법(3) part select
verilog hdl을 설계하다 보면 전체 비트에서 일부를 떼어서 사용하는 경우가 발생합니다.예를 들면, 16-bit color range를 예로 들겠습니다. 16-bit에서 RGB color range는 위와 같습니다.만약 input [15:0] pixel로 위의 값이 들어올 때 R, G, B를 따로 찢어야 할 때 다음과 같이 표현할 수 있습니다. reg [4:0] red = pixel[15:11];reg [5:0] green = pixel[10:5];reg [4:0] blue = pixel[4:0]; 이런 식으로 전체 데이터중 일부를 잘라서 할당하는 행위를 part select라고 합니다. 음.. 그런데 이렇게 상수로 넣게 되면 사용되는 bitwidth가 변경되었을 때 하나하나 수작업 해줘야겠죠?? ..
Digital logic
2021. 4. 24. 15:27