Clock Gating(클럭 게이팅)

 low power processor설계 기법중 하나로 Clock Gating이 있다.

사용하지 않는 모듈의 입력으로 들어가는 CLK을 Gate처럼 사용하여 enable/disable 시키는 기법인 것 같다.

사용하지 않는 모듈에 지속적으로 CLK이 공급되면 동작이 필요없는 상황에서도 전력을 소모하므로 CLK의 공급을 차단해줌으로써 전력의 소모를 낮추겠다는 의도 같다.

위의 이미지는 Clock Gating을 설명한 그림이다.

CG라는 gate가 CLK과 EN을 입력으로 받아 module로 CLK을 전달해준다.

만약 EN이 0이라면 CLK은 지속적으로 0이 전달되어 동작을 하지 못 할 것이다.

이 내용은 추후에 공부를 더 해 보완 해야겠다.

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 일반적으로 clock을 갖고 놀지 말아라, clock을 가공하지 말아라 라는 말이 있다.

 맞는 말이다. clock으로 문제가 발생하면 citical한 문제를 야기하기 때문에 함부로 gated clock을 사용하는 것은 위험하다.

 따라서 위처럼 gated clock을 사용할 경우 끝까지 모든 작업을 책임지거나 back end 작업자에게 정확히 알려야한다.

 극단적으로 low power설계를 할 때를 제외하고는 사용하지 않는 것이 좋다고 한다.

 일반적으로 clock을 완전 차단하는 대신 낮은 동작주파수의 clock을 제공하다 동작해야 할 때 다시 기존의 clock을 제공한다고 한다.

 

https://wh00300.tistory.com/280

Low Power Design : IC의 저전력 디자인 기법