반응형
Notice
Recent Posts
Recent Comments
Link
일 | 월 | 화 | 수 | 목 | 금 | 토 |
---|---|---|---|---|---|---|
1 | 2 | 3 | 4 | |||
5 | 6 | 7 | 8 | 9 | 10 | 11 |
12 | 13 | 14 | 15 | 16 | 17 | 18 |
19 | 20 | 21 | 22 | 23 | 24 | 25 |
26 | 27 | 28 | 29 | 30 | 31 |
Tags
- pytest-pythonpath 설치 오류
- CLOCK GATING
- linux c 컴파일
- 데이터 해저드
- Pyverilog 실행
- systolic array
- 클럭 게이팅
- 대구 반도체 설계기업 특화
- Makefile compile
- 컨벌루션 연산
- linux makefile 작성
- CDC
- DNN 가속기
- gcc 컴파일
- CUDA
- pyverilog 설치 오류
- AMBA
- makefile
- 이진수 곱셈 알고리즘
- pygraphviz 설치 오류
- Pyvrilog tutorial
- Pyverilog 설치
- linux c++ 컴파일
- 남산업힐
- DNN Accelerator
- gpgpu-sim
- Pyverilog 튜토리얼
- Data HAzard
- Design DNN Accelerator
- 딥러닝 가속기
Archives
- Today
- Total
오늘은 맑음
Digital logic에서 assert와 deassert란? 본문
반응형
Digital logic에서 assert와 deassert라는 표현이 사용되는 상황은 다음의 표 1과 같습니다.
assert | deassert | |
active high | 값이 0에서 1로 변할 때 | 값이 1에서 0으로 변할 때 |
active low | 값이 1에서 0으로 변할 때 | 값이 0에서 1로 변할 때 |
위의 표현이 사용된 예시를 문서에서 찾아보았습니다.
The source uses the VALID signal to indicate when valid information is available. The VALID signal
must remain asserted, meaning set to high, until the destination accepts the information. Signals that
remain asserted in this way are called sticky signals. - Introduction to AMBA AXI4
Handshake 신호를 설명하는 구문인데요, 'The VALID signa must remain asserted, meaning set to high'라고 적혀있습니다. VALID신호는 데이터가 유효하다고 알려주는 신호인데, destination에서 받을 때 까지 high상태를 유지해야 하기 때문에 위와 같이 설명이 되어 있습니다.
active high와 active low (tistory.com)
반응형
'Digital logic' 카테고리의 다른 글
CDC handshake waveform 예제 (0) | 2023.08.09 |
---|---|
Timing analysis (2): RTL level에서 slack을 줄이는 방법 (0) | 2023.08.02 |
CDC: Multi-bit Synchronizer (4) | 2023.06.17 |
Verilog HDL random, random 신호 생성하기 (2) | 2022.04.03 |
CMOS 동작 원리와 장/단점 (0) | 2022.01.09 |
Comments