반응형
Notice
Recent Posts
Recent Comments
Link
| 일 | 월 | 화 | 수 | 목 | 금 | 토 |
|---|---|---|---|---|---|---|
| 1 | 2 | 3 | 4 | 5 | 6 | |
| 7 | 8 | 9 | 10 | 11 | 12 | 13 |
| 14 | 15 | 16 | 17 | 18 | 19 | 20 |
| 21 | 22 | 23 | 24 | 25 | 26 | 27 |
| 28 | 29 | 30 | 31 |
Tags
- Pyverilog 실행
- 딥러닝 가속기
- 이진수 곱셈 알고리즘
- CUDA
- 남산업힐
- linux makefile 작성
- CLOCK GATING
- pyverilog 설치 오류
- DNN 가속기
- makefile
- pygraphviz 설치 오류
- CDC
- pytest-pythonpath 설치 오류
- 클럭 게이팅
- DNN Accelerator
- 데이터 해저드
- Design DNN Accelerator
- Pyverilog 설치
- Pyverilog 튜토리얼
- systolic array
- linux c 컴파일
- Makefile compile
- Pyvrilog tutorial
- gpgpu-sim
- linux c++ 컴파일
- gcc 컴파일
- 대구 반도체 설계기업 특화
- AMBA
- 컨벌루션 연산
- Data HAzard
Archives
- Today
- Total
목록assert deassert (1)
오늘은 맑음
Digital logic에서 assert와 deassert란?
Digital logic에서 assert와 deassert라는 표현이 사용되는 상황은 다음의 표 1과 같습니다. assertdeassertactive high값이 0에서 1로 변할 때값이 1에서 0으로 변할 때active low값이 1에서 0으로 변할 때값이 0에서 1로 변할 때 위의 표현이 사용된 예시를 문서에서 찾아보았습니다. The source uses the VALID signal to indicate when valid information is available. The VALID signal must remain asserted, meaning set to high, until the destination accepts the information. Signals that remain ass..
Digital logic
2023. 8. 7. 20:02