반응형
Notice
Recent Posts
Recent Comments
Link
일 | 월 | 화 | 수 | 목 | 금 | 토 |
---|---|---|---|---|---|---|
1 | ||||||
2 | 3 | 4 | 5 | 6 | 7 | 8 |
9 | 10 | 11 | 12 | 13 | 14 | 15 |
16 | 17 | 18 | 19 | 20 | 21 | 22 |
23 | 24 | 25 | 26 | 27 | 28 |
Tags
- Pyverilog 튜토리얼
- CDC
- systolic array
- Data HAzard
- 클럭 게이팅
- Makefile compile
- 이진수 곱셈 알고리즘
- pytest-pythonpath 설치 오류
- Pyverilog 실행
- gcc 컴파일
- linux makefile 작성
- DNN Accelerator
- Pyvrilog tutorial
- gpgpu-sim
- Pyverilog 설치
- AMBA
- 컨벌루션 연산
- CUDA
- CLOCK GATING
- pyverilog 설치 오류
- 대구 반도체 설계기업 특화
- makefile
- Design DNN Accelerator
- linux c 컴파일
- 딥러닝 가속기
- DNN 가속기
- linux c++ 컴파일
- pygraphviz 설치 오류
- 데이터 해저드
- 남산업힐
Archives
- Today
- Total
목록combinational feedback loop (1)
오늘은 맑음
![](http://i1.daumcdn.net/thumb/C150x150/?fname=https://blog.kakaocdn.net/dn/NVH5K/btq4uHI3LN1/7AJkGuqSTheoIEZWQ6NzW1/img.png)
feedback loop는 나쁜 회로다. 조합 회로를 구성할 때 Combinational feedback loop가 없어야 한다. 라고 기술된 내용을 본 적이있을겁니다. 오늘은 combinational feedback loop에 대해서 알아보겠습니다. 먼저 Conbinational feedback loop는 회로에 치명적입니다. feedback loop는 출력된 데이터가 다음 출력되는 데이터에 영향을 끼치는 구조를 의미합니다. 여기서 조심해야 하는 feedback loop란 출력이 안정되지 않는 loop를 의미합니다. 출력이 안정된 loop의 간단한 예시는 아래와 같습니다. 출력이 불안정한 loop의 간단한 예시는 or gate 대신 exclusive or gate가 위치하는 loop입니다. exclus..
Digital logic
2021. 5. 9. 18:33