반응형
Notice
Recent Posts
Recent Comments
Link
일 | 월 | 화 | 수 | 목 | 금 | 토 |
---|---|---|---|---|---|---|
1 | 2 | |||||
3 | 4 | 5 | 6 | 7 | 8 | 9 |
10 | 11 | 12 | 13 | 14 | 15 | 16 |
17 | 18 | 19 | 20 | 21 | 22 | 23 |
24 | 25 | 26 | 27 | 28 | 29 | 30 |
Tags
- Pyverilog 실행
- DNN 가속기
- Data HAzard
- Pyvrilog tutorial
- 클럭 게이팅
- linux c++ 컴파일
- pygraphviz 설치 오류
- 이진수 곱셈 알고리즘
- Makefile compile
- 딥러닝 가속기
- CLOCK GATING
- linux makefile 작성
- pyverilog 설치 오류
- CDC
- systolic array
- 컨벌루션 연산
- CUDA
- 대구 반도체 설계기업 특화
- pytest-pythonpath 설치 오류
- 남산업힐
- Pyverilog 설치
- DNN Accelerator
- Pyverilog 튜토리얼
- gcc 컴파일
- makefile
- linux c 컴파일
- gpgpu-sim
- AMBA
- 데이터 해저드
- Design DNN Accelerator
Archives
- Today
- Total
목록verilog 결합연산자 (1)
오늘은 맑음
verilog 문법(1) 결합연산자, 중복연산자
1. signal 묶기, 결합연산자함께 출력으로 나가는 데이터 또는 함께 입력으로 들어갈 때 사용합니다.사용법은 묶고자 하는 시그널들을 중괄호{} 안에 넣어 사용합니다. 예를 들면wire a, b; a와 b라는 신호가 있다면 assign out = {a, b}; 다음과 같이 묶습니다.이렇게 되면 msb는 a가 되고 lsb는 b가 됩니다. 2. 중복 연산자역시 중괄호 {}를 사용합니다. assign [3:0] out; 다음과 같이 4bit의 out이 선언되어 있을 때 out을 1bit로 채우는 방법은 다음과 같습니다. 1. assign out = 4'b1111;2. assign out = {4{1'b1}}; 지금은 4bit만을 사용했지만 만약 128-bit? 256-bit? 이렇게 큰 데이터를 사용하는 경..
Digital logic
2020. 7. 9. 16:37