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목록verilog hdl 설계시 주의점 (1)
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verilog hdl 설계시 주의할 점(2)
모호한 표현을 사용하지 말자 몇 가지 예시가 있습니다. 1. 동일하지 않은 data width를 가진 신호를 연결하기 input [2:0] in_data; wire [3:0] a; assign a = in_data; 이렇게 할당하게 되면 a[3]은 어떠한 값이 될까요? 요즘 컴파일러들은 매우 좋아서 아마 알아서 0으로 채울지도 모릅니다. 하지만 어떤 상황에서 무슨 에러가 발생할지 모르는 코드가 됩니다. 컴파일러에 따라 달라지겠죠. 따라서 위와 같이 매우 모호한 코드는 피해야 합니다. assign a = {1'b0, in_data}; 이런 식으로 사용하지 않는 비트는 꼭 채워주도록 합시다. 2. data overflow 사용하기 counter를 짤 때 마침 딱 8까지 반복해서 숫자를 세는 상황이 발생했습니..
Digital logic
2021. 4. 21. 00:23