verilog hdl 설계시 주의할 점(1)

if문과 case문은 mux로 구성되나 if문은 reset신호가 들어오기 전 reg형 데이터를 초기화 할 수 있음

if문은 4개 이상 중첩시키지 않는 것이 좋음

-if-else문이 여러개 중첩되는 경우 mux가 소세지처럼 줄줄이 달려 많은 cycle을 소모하기 때문에 좋지 않음

 

reg형 데이터는 읽힌 후 쓰기를 해야 latch가 발생하는 것을 막을 수 있음

-temp = A; A = i_data;

-latch가 발생하면 왜 좋지 않은가????????????????????

 일반적으로 clock을 사용하면 edge일 때 데이터를 전송하게 되지만 latch의 경우 level상태에서 데이터를 갖고 전달하기 때문에 edge상태에서 데이터를 전달할 때 보다 많은 시간이 소요된다. 이 사이에 glitch(noise)가 끼게되면... 좋지 않기 때문에 latch가 발생하는 것을 피하자

 

연산자를 사용 시 ()를 이용하면 병렬적으로 logic이 설계될 수 있음

-o_data = (a + b) + (c + d)

false path와 multicycle path를 사용하여 timing문제를 미연에 방지