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오늘은 맑음

System Verilog study (2). system environment

TOP 하위 module/program/interface를 담고있는 전체 구조를 의미 Program testbench를 구성하는 블럭 testbench가 시작되는 entry point(c언어의 main함수와 동일) 하나의 initial만이 선언된다 module에서는 initial과 always가 선언되지만 program에서는 initlal 하나만이 선언된다. 기존의 verilog hdl로 짜여진 testbench는 여러개의 initial문이 선언될 수 있었다. Program의 하위 block Configure : 초기 Setup하는 블럭 Generator : testbench에서 사용되는 값을 생성하는 블럭 Driver : Generator에서 생성된 값을 DUT로 전달하는 블럭 Self Check : ..
Language/System Verilog 2021. 6. 12. 18:07
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