반응형
Notice
Recent Posts
Recent Comments
Link
| 일 | 월 | 화 | 수 | 목 | 금 | 토 |
|---|---|---|---|---|---|---|
| 1 | 2 | |||||
| 3 | 4 | 5 | 6 | 7 | 8 | 9 |
| 10 | 11 | 12 | 13 | 14 | 15 | 16 |
| 17 | 18 | 19 | 20 | 21 | 22 | 23 |
| 24 | 25 | 26 | 27 | 28 | 29 | 30 |
Tags
- Pyvrilog tutorial
- Pyverilog 실행
- linux c++ 컴파일
- 이진수 곱셈 알고리즘
- gcc 컴파일
- CLOCK GATING
- pytest-pythonpath 설치 오류
- Data HAzard
- 딥러닝 가속기
- pyverilog 설치 오류
- systolic array
- makefile
- pygraphviz 설치 오류
- linux makefile 작성
- Design DNN Accelerator
- AMBA
- CUDA
- DNN 가속기
- 대구 반도체 설계기업 특화
- gpgpu-sim
- 데이터 해저드
- 클럭 게이팅
- 남산업힐
- DNN Accelerator
- CDC
- linux c 컴파일
- Pyverilog 튜토리얼
- Makefile compile
- Pyverilog 설치
- 컨벌루션 연산
Archives
- Today
- Total
오늘은 맑음
half adder/반 가산기 본문
반응형
half adder
반가산기는 하나의 xor gate와 하나의 and gate로 구성되어 있다.
진리표는 다음과 같다.
Block Diagram은 다음과 같다.
입력 X와 Y가 xor와 and 게이트를 통과하며 xor 게이트의 출력은 sum이 되고 and 게이트의 출력은 Cout이 된다.
verilog를 구현한 코드는 다음과 같다.
simulation 파형은 다음과 같다.
반응형
'Digital logic' 카테고리의 다른 글
| Timing analysis (2) | 2019.11.30 |
|---|---|
| full adder/전가산기 (0) | 2019.03.15 |
| verilog를 이용한 D_FF 구현 (0) | 2019.03.15 |
| setup time, hold time (0) | 2018.01.13 |
| Enabled Filp Flop / Resettable Flip Flop (0) | 2018.01.02 |
'Digital logic' Related Articles
more
Comments