verilog를 이용한 D_FF 구현

D_FF의 구현

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D 플립플롭은 상승 에지에서 D를 Q로 복사하고 상태를 기억하는 플립플롭을 의미합니다.

동기식 reset신호를 갖는 D 플립플롭을 구현해 보겠습니다.

module D_FF(

input D, CLK, nRST,

output reg Q

);

always @(posegde CLK, negedge nRST) begin

if(!nRST)

Q <= 1'b0;

else

Q <= D;

end

endmodule

위의 코드에서는 입력값 D, CLK, nRST이 존재하며 출력값으로는 Q가 존재합니다.

Q는 값을 기억할 수 있도록 reg로 선언하였으며 CLK에 대한 동기는 posedge이며 nRST은 negedge입니다.

nRST신호가 low일 때 reset이 되는, active low로 동작을 하게 구현하였습니다.

• rst 상황에서는 CLK이 postive edge일 때 nRST이 0이므로 출력으로 0을 내보냅니다
• 1번 상황에서는 CLK이 postive edge일 때 D가 1이므로 Q는 1을 내보냅니다.
• 2번 상황에서는 CLK이 postive edge일 때 D가 0이므로 Q는 0을 내보냅니다.
• 3번 상황에서는 CLK이 postive edge일 때 D가 1이므로 1을 내보냅니다.