verilog 모듈 설계시 팁(2)

1. output reg로 선언

output reg a;

always @(posedge CLK, negedge nRST) begin

     if(!nRST)

          a <= 1'b0;

     else

          a <= 1'b1;

end

 

2. output wire 선언

output a;

reg _a;

always @(posedge CLK, negedge nRST) begin

     if(!nRST) 

          _a <= 1'b0;

     else 

          _a <= 1'b1;

end

assign a = _a;

 

 1번과 2번 모두 시뮬레이션으로는 차이점이 없다. 하지만 STA(Static Timing Analysis)를 할 때 가독성이 떨어진다고 한다.

 따라서 보통 2번을 선호하지만 프로젝트를 만드는 집단마다 다르다고 한다.