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full adder 전가산기는 두 개의 반 가산기와 추가적인 or 게이트로 이루어 진다. 진리표는 다음과 같다. 전가산기의 Block diagram은 다음과 같다. 전가산기의 code는다음과 같다.두 개의 halfadder를 인스턴스 해주고 h1Sum, h1Cout을 선언해 ha1의 Sum과 Cout을 ha2에 전달해주었다. 전가산기의 simulation 파형은 다음과 같다.
half adder반가산기는 하나의 xor gate와 하나의 and gate로 구성되어 있다.진리표는 다음과 같다. Block Diagram은 다음과 같다.입력 X와 Y가 xor와 and 게이트를 통과하며 xor 게이트의 출력은 sum이 되고 and 게이트의 출력은 Cout이 된다. verilog를 구현한 코드는 다음과 같다. simulation 파형은 다음과 같다.
D_FF의 구현 D 플립플롭은 상승 에지에서 D를 Q로 복사하고 상태를 기억하는 플립플롭을 의미합니다.동기식 reset신호를 갖는 D 플립플롭을 구현해 보겠습니다. module D_FF(input D, CLK, nRST,output reg Q); always @(posegde CLK, negedge nRST) beginif(!nRST)Q
setup time : clk의 switching이 일어나기 전까지 입력이 정확히 인식되는데 필요한 최소 유지 기간을 말한다.hold time : switching이 일어난 후 상태의 변화가 정확히 인식되도록 필요한 최소 시간을 말한다.
Enabled FlipFlop Enable D Flip Flopp은 ENABLE 또는 EN의 값이 추가적으로 들어간다. 만약 EN의 값이 TRUE인 경우 D플립플롭과 같이 동작한다. 하지만 FALSE인 경우에는 CLK을 무시하고 상태를 유지한다. 인에이블 플립플롭은 모든 경우가 아닌 특정한 경우에만 플립플롭에 값을 적재하고 싶을 때 사용하면 유용하다. Enable D Flip Flop은 위와 같이 구현할 수 있다. Multiflexer에 D와 EN의 신호가 입력이 된다. 이 때 EN이 1인 경우에는 D의 값을 전달해 주고 EN이 0인 경우에는 CLK을 무시하고 상태를 유지하게 된다. multiplexer를 이용하는 방법 외에 and게이트를 통해 구현하는 방법 또한 있다. 이 때는 EN신호와 CLK신호를 ..