오늘은 맑음

feedback loop는 나쁜 회로다. 조합 회로를 구성할 때 Combinational feedback loop가 없어야 한다. 라고 기술된 내용을 본 적이있을겁니다. 오늘은 combinational feedback loop에 대해서 알아보겠습니다. 먼저 Conbinational feedback loop는 회로에 치명적입니다. feedback loop는 출력된 데이터가 다음 출력되는 데이터에 영향을 끼치는 구조를 의미합니다. 여기서 조심해야 하는 feedback loop란 출력이 안정되지 않는 loop를 의미합니다. 출력이 안정된 loop의 간단한 예시는 아래와 같습니다. 출력이 불안정한 loop의 간단한 예시는 or gate 대신 exclusive or gate가 위치하는 loop입니다. exclus..

c언어에서는 malloc을 이용해서 동적할당을 할 수 있습니다. malloc은 stdlib.h 안에 들어있으므로 사용하려면 stdlib 헤더파일을 include 해주셔야 합니다. malloc함수의 원형은 다음과 같습니다. void *malloc(size_t Size); malloc은 함수의 동작이 성공하면 시작 메모리 주소를 반환하고, 실패하면 NULL을 반환합니다. 그리고 시작 메모리 주소부터 Size만큼을 동적 메모리로 할당합니다. 포인터를 선언하고 malloc을 이용해서 동적할당을 해보겠습니다. int형으로 buffer를 선언하고 malloc을 이용해서 int * 10을 사이즈로 잡아줍니다. 그러면 이제 buffer에는 int 사이즈만큼의 메모리 x 10만큼의 크기가 동적할당됩니다. 이제 buffe..

오늘은 역곡천에서 김포 물류단지까지 나가봤습니다 날씨는 매우 좋았으나 오며가며 바람을 엄청 맞은 하루입니다... 안양천 합수부쪽에 사람들이 엄청 모여있길래 가서 봤더니 빵이 엄청 큰 잉어가 잡혔더라구요 한강에도 물고기가 살고 있었네요... 제가 갔을 때는 입질 한 번 안주더니... 사실 주말이면 서해갑문까지 가서 지하철을 타고 들어오고 싶었는데 평일이라 그럴 수 없었습니다 너무 아쉽고 다음 주말에는 서해갑문까지 가봐야겠습니다. 날씨가 좋아 북한산까지 다 보였습니다 아쉬운 마음에 스탬프 한방 찍고 돌아왔습니다 언제쯤 종주를 해볼 수 있을까요

오늘은 Clock Skew에 대해서 알아보겠습니다. Clock Skew는 칩 내부의 물리적인 특성에 의해서 발생할 수 있습니다. 일반적으로 RTL Simulation에서는 어떠한 배선의 길이, 온도, 공정의 조건을 주지 않고 ideal(이상적인)한 상태라고 가정합니다. 따라서 Simulation에서는 Skew와 같은 non-ideal(비이상적인)한 현상을 확인할 수 없고, backend과정에서 확인할 수 있습니다. 클록 스큐를 표현한 그림은 아래와 같습니다. 클록을 생성하는 모듈에서 주기 T의 클록을 생성했습니다. 생성 된 동일한 클록을 A와 B모듈에서 받는다고 했을 때 아래와 같은 현상이 발생할 수 있습니다. A와 B에서 동일한 클록을 받지만, B에서는 delay가 발생해서 A와 같은 타이밍에 받지 못..

오늘은 제가 1년 조금 안되게 사용하고 있는 COX CK87 게이트론 황축을 리뷰해보려고 합니다. 설명에 맞게 바디(하우징)은 블랙이고 키캡은 차콜느낌의 그레이 색상입니다. 그리고 LED는 화이트입니다. 키캡은 기본적으로 무광이지만 1년정도 주력으로 사용하다보니 슬슬 광이 나기 시작합니다. 키캡을 열면 위와 같이 게이트론 황축을 확인할 수 있습니다. 타건감은 매우 가볍고 경쾌한 느낌입니다. 제가 기존에 무거운 축(MY축, ML축)등을 사용했어서 그런지 더욱 가벼운 느낌이 나서 더 그렇게 느꼈을지도 모릅니다. 많은 키보드를 써본건 아니지만 이정도면 사용하기에 나쁘지 않은 것 같습니다. 이 키보드 사고서 다른 키보드를 사고 싶다는 생각이 딱히 들지 않는걸 보면 더욱 그런 것 같습니다. 음... 하지만 이 키..

verilog 뿐만 아니라 c/c++에서도 모두 비트연산자와 산술연산자가 있습니다. 논리 연산자는 두 값의 참과 거짓을 반환하고, 비트 연산자는 두 개의 값의 비트를 연산한 결과를 반환합니다. 비트연산자와 논리연산자의 비교 verilog에서 simulation을 통해 결과를 한번 알아보겠습니다. 입력 신호는 아래와 같습니다. in_data1 : 4비트의 입력 in_data2 : 4비트의 입력 출력 신호는 아래와 같습니다. out_logical_and : in_data1 && in_data2 out_logical_or : in_data1 || in_data2 out_bit_and : in_data1 & in_data2 out_bit_or : in_data1 | in_data2 시뮬레이션 결과는 다음과 같습..