오늘은 맑음

Modelsim verilog로 코딩을 한 뒤 simulation을 보기 위해서는 여러가지 tool을 사용할 수 있습니다. xilinx의 vivado 또는 modelsim,이나 altera의 Quartus를 사용할 수 있겠는데 오늘은 modelsim에 대해 알아보겠습니다. modelsim은 홈페이지에 들어가셔서 학생인증을 하시면 학생용 버전을 받으실 수 있습니다. 1. modelsim 프로젝트를 생성해줍니다. 2. 저는 project의 이름을 adder라고 만들겠습니다. 3. 내부에서 사용할 file을 생성해줍니다. create New file을 클릭하신 후 verilog파일을 생성하시면 작성 가능한 verilog file이 생성됩니다. Adding Existing File을 선택하시면 다른 프로젝트에 ..

최소공배수알고리즘을 공부하다 보면 최소공배수를 구하는 경우가 존재 합니다.이 때 사용할 수 있는 최소공배수 알고리즘에 대해 알아보겠습니다.최소공배수를 구하는 방법에는 대표적으로 유클리디안 호제법이 있습니다.최소공배수를 구하고 싶은 a와 b라는 숫자가 있다고 가정하겠습니다.case 1 가장 좌측에는 몫이 존재하며 우측에는 모듈러의 값이 존재합니다.만약 두 수의 최대공약수가 존재한다면 위의 연산을 반복하였을 시 b가 0이되는 순간이 존재합니다.그 때의 a가 두 수의 최대공약수가 됩니다. case 2만약 두 수가 서로소라면, 즉 최대공약수가 1이라면 b가 0이 되는 순간 a가 1이 된다.따라서 최대공약수가 1임을 알 수 있다. 소스코드는 위와 같으며 출력창은 다음과 같습니다.

argc argvmain함수의 매개변수는 다음과 같습니다.int main(int argc, char** argv){ 다음의 코드를 실행시키면서 매개변수를 주도록 하겠다. main.cpp파일을 argv.exe로 컴파일 한 후 실행하였다. argv에는 입력창에 들어간 데이터가 차례대로 들어간다. 따라서 argv[0]에는 실행 프로그램의 주소가 들어가고 그 다음부터 입력 데이터가 들어간다.

full adder 전가산기는 두 개의 반 가산기와 추가적인 or 게이트로 이루어 진다. 진리표는 다음과 같다. 전가산기의 Block diagram은 다음과 같다. 전가산기의 code는다음과 같다.두 개의 halfadder를 인스턴스 해주고 h1Sum, h1Cout을 선언해 ha1의 Sum과 Cout을 ha2에 전달해주었다. 전가산기의 simulation 파형은 다음과 같다.

half adder반가산기는 하나의 xor gate와 하나의 and gate로 구성되어 있다.진리표는 다음과 같다. Block Diagram은 다음과 같다.입력 X와 Y가 xor와 and 게이트를 통과하며 xor 게이트의 출력은 sum이 되고 and 게이트의 출력은 Cout이 된다. verilog를 구현한 코드는 다음과 같다. simulation 파형은 다음과 같다.

D_FF의 구현 D 플립플롭은 상승 에지에서 D를 Q로 복사하고 상태를 기억하는 플립플롭을 의미합니다.동기식 reset신호를 갖는 D 플립플롭을 구현해 보겠습니다. module D_FF(input D, CLK, nRST,output reg Q); always @(posegde CLK, negedge nRST) beginif(!nRST)Q